O LCD tem muitas vantagens, como baixa tensão de trabalho, baixo consumo de energia, grande quantidade de informações de exibição, longa vida útil, fácil integração, fácil portabilidade e baixa poluição por radiação eletromagnética. Ele surgiu na tecnologia de exibição e é amplamente utilizado em telefones celulares, produtos de PDA e instrumentos portáteis. Instrumentos e outros produtos e dispositivos eletrónicos portáteis.
O circuito de acionamento do LCD é uma parte importante do sistema de mostrador de cristal líquido e é um circuito de interface entre o computador (ou MCU) e o painel de cristal líquido. Sua principal função é modular o valor de fase e pico do sinal potencial que é emitido para os eletrodos do dispositivo de exibição de cristal líquido. Freqüência e outros parâmetros para estabelecer o campo elétrico do acionamento de CA. Devido à grande diferença nas especificações do LCD, o método convencional é desenvolver um circuito de acionamento dedicado para cada tipo de LCD. Esse design desperdiça tempo e tem pouca capacidade de reutilização. Por esta razão, é necessário projetar um núcleo IP que possa ser usado para a maioria dos circuitos de unidade LCD de pequena escala, e é necessário resolver este problema através da multiplexação do núcleo IP. Atualmente, apenas Yu-Jung Huang e outros da Universidade I-Shou projetaram núcleos IP que podem acionar LCDs de tamanhos diferentes para conseguir essa função incorporando microprocessadores embutidos no sistema. No entanto, esse microprocessador incorporado torna o sistema mais complexo e mais caro. O núcleo IP do circuito de acionamento projetado para acionar os LCDs de diferentes tamanhos é implementado usando FPGA, que pode efetivamente superar as desvantagens da complexidade do sistema de circuito e alto custo.
Estrutura do sistema central IP
Figura 1 estrutura do sistema central IP
Diagrama de disposição em cascata do núcleo do IP
Figura 2 Arranjo em cascata do núcleo IP
Resultados da simulação da função de controle de linha
Figura 3 Resultados da simulação da função de controle de linha
Resultados da simulação da função de controle de coluna
Figura 4 resultados da simulação da função de controle de coluna
Especificação de design
A fim de atender às necessidades reais da maioria dos aplicativos menores de LCD, o chip central do circuito de acionamento do LCD projetado neste documento tem 64 saídas COM (row) e 64 SEG (coluna), e possui um conector de 8 bits de alta velocidade. interface MCU paralela. E a interface serial, o chip contém a RAM que armazena os dados de exibição e tem 10 extremidades de controle especialmente projetadas, pode controlar convenientemente e com flexibilidade. Tem principalmente as seguintes funções principais:
1. Fornecer sinal de temporização de varredura e exibir dados de sinal para o mostrador de cristal líquido;
2, apoiar a conexão direta com o MCU na forma de um barramento;
3, pode conduzir diferentes escalas de LCD (n & TImes; m), n pode ser um valor contínuo (n = 0 ~ 63), m só pode ter um múltiplo de 8 (m = 8k, k tomar um número natural);
4. Suporta a cascata entre os núcleos IP para impulsionar LCDs maiores, suportando até 4 cascateamento interbancário de núcleo IP e cascata entre colunas;
5, pode fornecer uma ampla gama de tensão de saída do conversor para se adaptar a diferentes dispositivos LCD;
6, para fornecer picture-in-picture, exibição de tela dividida e outras funções.
Projeto do núcleo do IP
Neste artigo, de acordo com o método de projeto "top-down", primeiro divida o chip em funções hierárquicas, referindo-se ao chip LCD existente, e combine o método de projeto "bottom-up" para projetar alguns módulos. Finalmente, de acordo com a estrutura de projeto do sistema, cada módulo é coordenado e a verificação funcional geral do chip é realizada para atender aos requisitos da especificação do projeto.
estrutura do sistema
A estrutura do sistema central IP projetado neste documento é mostrada na Figura 1. O núcleo IP é composto principalmente pelos seguintes módulos: módulo de varredura de linha e driver de sinal de coluna, deslocador de nível, contador de anel numérico programável, módulo de trava de dados, lógica de controle Módulo, exibir dados RAM e módulo de decodificação de endereço, módulo de interface MCU. Alguns desses grandes módulos também podem ser subdivididos em vários submódulos.
Cada design do módulo
Módulo de interface MCU
O módulo de interface MCU é uma interface para comunicação entre um núcleo IP e um controlador externo (MCU) e é um canal para transmissão de dados. O MCU escreve comandos, lê o status ou exibe dados no chip do driver de LCD por meio dessa interface. Ao mesmo tempo, a interface também aceita o controle do decodificador de comando, para que as operações de leitura e gravação e internas sejam combinadas. O chip é implementado por uma lógica de combinação interna mais complexa e por circuitos lógicos seqüenciais, que podem ser compatíveis com os dois sinais de controle convencionais do MCU e suportar dois modos de operação de dados serial / paralelo.
O módulo inclui vários submódulos comumente usados no módulo de interface MCU do circuito de controle de LCD comum existente, como um submódulo de barramento de dados (8 bits), um submódulo de detecção de estado ocupado, um sub controle de leitura / gravação -module e um sub-módulo de lançamento de MCU. Um novo submódulo de controle de cascata de coluna e cascata de coluna foi adicionado. O barramento de dados é usado principalmente para trocas de dados internos e externos; o submódulo de detecção de status ocupado é usado para determinar o status da MCU, gera um sinal de ocupado do sistema para coordenar as operações de leitura e gravação do sinal e receber sinais de reinicialização internos / externos; o submódulo de controle de leitura e gravação é usado para gerar correto A seqüência de controle de leitura e gravação; A função do sub-módulo de liberação MCU é através da combinação lógica, no chip para executar o processo "read-modify-write", liberar o MCU para que o MCU possa realizar outras operações ao mesmo tempo; e o novo controlador em cascata A principal função do módulo é obter concatenação de linha e concatenação de coluna entre núcleos IP. Até 16 concatenações IP (4 linhas e 4 classificações cada) podem ser suportadas. CS0 ~ CS1 são portas de controle em cascata e CS2 ~ CS3 são níveis de coluna. Controle conjunto. Por exemplo, suponha que exista um LCD (128 & 256; 256), que pode ser acionado por 8 núcleos IP. Quando as configurações são feitas, o CS é 0000, 0001, 0010, 0011, 0100, 0101, 0110, 0111, o que pode constituir 2 & TImes; Dirija o array principal do IP. O diagrama esquemático de sua disposição é mostrado na Figura 2.
Exibir dados RAM e módulo de decodificação de endereço
Este módulo é usado principalmente para armazenar os dados a serem exibidos e atua como um buffer entre a interface MCU e o circuito do acionador de sinal para garantir a saída estável dos dados de exibição.
O módulo inclui dois sub-módulos: uma matriz de RAM e um decodificador de endereço para armazenar dados de exibição. Primeiro, o endereço da coluna é fornecido pelo circuito de endereço de coluna, uma coluna de células de memória RAM de 8 bits é selecionada pelo decodificador de endereço de coluna e a leitura / gravação de MCU através da interface; em seguida, o decodificador de endereço de linha varre a RAM em unidades de linhas. Em combinação com o circuito de trava de dados de exibição, toda a linha de dados pode ser transmitida e enviada para o visor de cristal líquido para exibição pelo circuito de acionamento do eletrodo.
Módulo de trava de dados
O módulo contém dois sub-módulos: o sub-módulo de trava de controle de número de colunas e o sub-módulo de trava de unidade. O submódulo de trava de controle de número de colunas é composto de k travas de dados de 8 bits paralelas. A função principal é travar os dados no barramento de dados e enviá-los da RAM para a RAM sob o sinal de controle e o sinal de relógio do módulo de lógica de controle. Os sinais de dados de exibição no barramento de dados de bit são respectivamente travados nas travas de dados de 8 bits correspondentes. Os dados de 64 bits requerem 8 vezes e 8 bits a cada vez. O sub-módulo de trava do driver é uma trava de 64 bits formada por 64 trincos de 1 bit conectados em paralelo. Sua função é colocar os 8 dados superiores de 8 bits sob o sinal de controle e o sinal de clock do módulo de lógica de controle. Os dados de m bits transmitidos na trava são travados de uma só vez e, em seguida, são inseridos no módulo de driver do eletrodo de sinal da coluna.
Módulo de lógica de controle
O principal papel deste módulo é controlar a transmissão de dados de sinal e selecionar o número de linhas de sinal de coluna. O submódulo de trava de controle de número de coluna, o submódulo de trava de unidade e o gerador de clock podem ser controlados pela entrada de controle de número de coluna M para obter as funções aplicáveis a diferentes tamanhos de LCDs. De acordo com as necessidades, ao inserir valores diferentes na entrada de controle do número de colunas M, ele controla quantas travas de controle de número de bits estão no estado de funcionamento e as outras unidades de trava são configuradas no estado inativo. Os dados na RAM de dados de exibição são travados na trava de controle do número da coluna correspondente através do barramento de dados de 8 bits durante o ciclo de serviço e, depois, trancados na trava do acionador do eletrodo por vez sob o controle de um sinal de relógio. Sinal de entrada do módulo. Desta forma, o núcleo IP pode implementar a função de controlar o número de colunas selecionadas. Quando M é "000", os 8 bits inferiores (primeira trava) da trava de controle do número da coluna operam, e a outra é toda inativa, e os eletrodos da coluna correspondentes são SEG0 ~ SEG7; quando M é "001" Os 16 bits inferiores (primeira e segunda travas) da trava de controle da coluna operam. Todas as outras colunas são gratuitas. Os eletrodos da coluna correspondentes são SEG0 ~ SEG15; e assim por diante, até que o controle de coluna trave 64. Bit registrar todo o trabalho, o eletrodo da coluna correspondente é SEG0 ~ SEG63.
Módulo de acionamento do eletrodo
O módulo inclui principalmente quatro submódulos: um submódulo de acionamento de eletrodo de varredura de linha, um submódulo de acionamento de eletrodo de sinal de coluna, um comutador de nível e um contador de anel numérico predefinido.
A função do deslocador de nível é converter a tensão do sinal lógico em uma tensão real de acionamento do LCD por um sinal de controle aplicado e a saída para o módulo acionador de acordo com as necessidades reais da aplicação; o papel do submódulo de condução do eletrodo de varrimento de filas é fornecer aos eletrodos de fileira um determinado período do pulso do sinal de varredura; a função do submódulo de acionamento do eletrodo de sinal da coluna é aplicar os dados da trava ao eletrodo da coluna correspondente e o sinal de varredura do eletrodo da linha para estabelecer o campo elétrico de condução CA, controlando assim a exibição do dispositivo LCD. O número de contadores de anel que podem ser predefinidos pode controlar o número de eletrodos de varredura de linha através do terminal de controle de número de linha N (S0 ~ S5) para adaptar telas de LCD de diferentes tamanhos e inserir valores diferentes para o terminal de controle às necessidades reais. Controle o número de linhas para um trabalho específico e todos os outros eletrodos estão ociosos. Sob o controle do sinal de clock da unidade de linha, a varredura é realizada linha a linha, e o ciclo é repetido até que um novo valor seja inserido no terminal de controle de número de linha N, e um novo número de linha de eletrodos de linha seja varrido em linha. por linha de maneira. Por exemplo, quando o sinal aplicado N é “011011”, o número de eletrodos de varredura é 27. O submódulo de varredura de linha gera um sinal de varredura progressiva nos eletrodos de linha COM0 COMCOM26, e os outros eletrodos de linha COM27 COMCOM63 estão definidos para um nível baixo. Se o novo sinal aplicado N for “100011”, o sub-módulo do eletrodo de varredura gerará um sinal de varredura progressiva circulante nos eletrodos de linha COM0 COMCOM34.
Implementação do sistema principal de IP
Primeiro, de acordo com a definição e divisão acima de toda a função do sistema e o design de cada módulo, cada módulo de função é modelado separadamente pela linguagem VHDL; em segundo lugar, no dispositivo FPGA da empresa Xilinx, o ISE da ferramenta EDA é usado para simulação e síntese. Depurar e otimizar o design; em seguida, use o VHDL para definir o módulo de nível superior para conectar cada módulo e executar a depuração e verificação do sistema correspondente; finalmente, obter um circuito de driver de LCD com 64 COM (linhas) e 64 SEG (colunas) de saída, interface de MCU paralela de 8 bits de alta velocidade e interface serial, o chip contém RAM para exibir dados e pode ser em cascata para controlar o CS para expandir a cascata para atender o maior LCD, através do controle de número de coluna M eo número de linhas de controle do terminal N para se adaptar a diferentes tamanhos de LCD.
Simulação e verificação
Este artigo usa o software de simulação Xilinx ISE como uma ferramenta de simulação para verificar o núcleo de IP projetado em duas etapas.
Primeiro, este documento primeiro realiza a verificação funcional preliminar de cada módulo do núcleo IP (incluindo sub-módulos internos). Então, referindo-se ao processo de trabalho do chip, todo o chip é simulado como um todo. As Figuras 3 e 4 mostram os resultados da simulação usando o ISE para simular as funções de controle de linha e coluna de todo o núcleo do IP. Na figura, CLK e CLK1 são os pulsos de controle de transmissão de dados e pulsos de varredura de eletrodo de linha do módulo de interface MCU, respectivamente; M e N são os terminais de controle de seleção para os eletrodos de coluna e linha, respectivamente; os dois bits baixos e altos de CS estão em cascata, respectivamente. O controle em cascata termina com colunas.
Os resultados da simulação na Figura 3 e na Figura 4 ilustram:
1. Quando o RESET está alto, o núcleo do IP está no estado inicial ou no estado desobstruído; quando WRITE é alto, o núcleo do IP está no estado de funcionamento e pode receber dados de exibição.
2. Na borda ascendente do relógio CLK, o MCU grava dados de exibição de 8 bits na RAM do núcleo IP em paralelo através da interface; na borda ascendente do relógio CLK1, os eletrodos de condução de varredura horizontais emitem os pulsos de varredura sequencialmente, e os eletrodos de sinal da coluna colocarão os dados na RAM. Saída do SEG.
3. O número de filas de terminais de controle pode alterar o número de fileiras de eletrodos verificados. Quando o terminal de controle de seleção de número de linha N é "3E", um sinal de varredura é emitido em COM0 ~ COM61. Como mostrado na FIG. 3, no sinal de relógio da primeira linha, o sinal de exploração é emitido no eléctrodo COM61, e o eléctrodo de fila é lido linha a linha sob o controlo do relógio de condução de fila; quando o sinal do relógio da sétima fileira é inserido, N se torna “22 ″, o sinal de varredura é emitido no eletrodo de linha COM33 e progressivamente decrementado A varredura progressiva de COM0 a COM33 é executada.
4. O terminal de controle do número da coluna pode alterar o número de eletrodos do sinal da coluna. Quando o terminal de controle de seleção de número de coluna M é "110", o eletrodo SEG é uma saída de 48 bits; quando M é "010", a saída do SEG se torna 16 bits; quando M é "101", a saída do SEG se torna 40 bits. ; Quando M é "100", a saída do SEG se torna 32 bits.
Neste artigo, as funções de controle de número de colunas, controle de número de linha e cascata entre núcleos do núcleo de IP foram funcionalmente verificadas e verificadas. O espaço limitado aqui descreve apenas as funções de controle do número da coluna e do número da linha.
Conclusão
Este artigo discute o projeto de um núcleo de chip de driver de display LCD. De acordo com a ideia de projeto top-down, o chip é dividido em camadas e a função geral do chip é verificada. Na verificação funcional do chip, este documento adota a linguagem de descrição de hardware VHDL para verificar a função lógica e a relação de tempo do circuito. O driver de display LCD adota um design paramétrico e tem uma boa portabilidade, e pode ser convenientemente aplicado a várias aplicações do sistema de tela plana de instrumentos portáteis e PDAs e outros produtos relacionados.
